近日，南方科技大学电子与电气工程系姜俊敏副教授研究团队本科生在低功耗低噪声的片上振荡器研究方面取得重要进展。相关成果以“A Dual Slope Boosted Relaxation Oscillator With 2.93 µJ/Cycle Energy Efficiency and 0.068% Period Jitter in 180 nm CMOS”为题发表在集成电路设计领域高水平期刊 TCASI(IEEE Transactions on Circuits and Systems—I: Regular Papers)上。

几乎所有的电子产品系统都需要时钟，时钟模块犹如电子产品的“心脏”。在物联网应用中，由于传感器设备体积的微型化，时钟模块必须往全集成的方向发展。由于物联网设备通常都由低压电池或者能量收集模块收集到的微小电能进行供电，这要求时钟模块可以做到低功耗运行。同时，这些物联网结点的传感器设备通常在时钟信号的边沿进行采样，因此时钟信号的精度以及噪声也是十分重要的性能，这决定了整个采样系统的速度上限。传统的环形振荡器虽然具有低功耗和易于集成的优势，但其频率对工艺、电压和温度（PVT）变化非常敏感，并需要额外的电路进行补偿。相比之下，弛豫振荡器在芯片上集成更容易，功耗更低，更适合用于超低功耗的物联网设备。

研究团队提出了一种用于低功耗物联网节点应用的2 MHz弛豫振荡器。通过采用级联浮动反相放大器（C-FIA）和双斜坡升压技术来减少振荡频率的抖动，降低功耗并提高频率稳定性。在0.18 μm CMOS工艺中实现的振荡器达到了2.93 μJ/周期的能量效率、173 dB的FoMppm和143 dBc/Hz的FoMpN。该振荡器在低功耗、高精度的物联网和SoC应用中具有潜在的应用价值。该弛豫振荡器的系统框图如下图所示：

图1 提出的低功耗低噪声的弛豫振荡器的系统框图

弛豫振荡器中的噪声主要由时钟边沿触发时的比较操作引起。抖动与比较器的输入电压噪声成正比，与RC充电电压的斜率成反比。为了减小振荡器的输出噪声，该研究提出了带双向斜率补偿模块的动态比较器，以减小比较器的输出噪声。下图为该振荡器中动态比较器的电路实现和工作波形。

图2 双向斜率提升的动态比较器的电路实现和波形图

为了进一步减小系统的功耗，该研究提出将级联的浮动放大器（C-FIA）应用在延时补偿环路中。下图为C-FIA的具体电路实现和工作波形，C-FIA采用浮动电容结构，使得其共模输出电压不受工艺、电压和温度（PVT）变化的影响，从而实现稳定的高增益输出。由于浮动电容结构不需要像传统线性放大器那样消耗大量的静态电流，因此C-FIA在保持高增益的同时，显著降低了系统的功耗。

图3 延时补偿回路里C-FIA放大器的电路实现和波形图

图4显示了通过频谱分析仪（N9020B）测量的相位噪声，平均相位噪声在偏移10kHz时为-79.78dB/Hz。同时，通过直方图测量的周期抖动累计测量了超过30万个连续周期。测量得到的周期抖动的平均标准差为345ps，仅为输出信号振荡周期的0.068%。

图4 输出时钟的相位噪声测试结果

图5总结了弛张振荡器的关键性能指标，并将其与之前的最先进技术进行了比较。该研究在能效表现上仅次于在28纳米工艺下制造的工作，但同时实现了出色的噪声性能，其值不到工作的一半。总的来说，该工作在非常低的能耗下实现了出色的抖动性能和良好的温度稳定性。

图5 性能对照表格

图6 芯片实物照片

该研究的理论、计算、芯片制备、实验测试、数据分析等工作均由电子与电气工程系本科生施永娟完成。施永娟为论文第一作者，南科大为第一单位，姜俊敏为论文的唯一通讯作者。

论文链接： https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=10964432

供稿：电子与电气工程系

通讯员：李薇

主图：丘妍 

编辑：曾昱雯